芯片工艺的改进存在瓶颈。当芯片尺寸小于5nm时，会发生量子隧穿效应，电子会自行穿越晶体管的栅极和源极沟道，导致逻辑误差为0和1。所以很多业内人士说，3nm工艺很可能是硅基半导体工艺的极限。2017年，张忠谋还表示，TSMC的2纳米工艺要等好几年才能得出结论。
然而，实际情况要乐观得多。最近，据报道，TSMC在2纳米工艺方面取得了重大突破。去年，TSMC成立了2纳米研发中心；d队。针对FinFET工艺小型化带来的电流控制泄漏的物理极限，团队综合成本、设备兼容性、成熟工艺和性能等多方面条件，改变了基于围栅工艺的多桥沟道场效应晶体管MBCFET和5nm FinFET的结构。
同时，随着极紫外(EUV)微显示技术的进步，TSMC一直在研究和开发纳米片(nano
板材)堆垛关键技术更加成熟，良品率提升进度比预期更顺畅。TSMC此前透露，2纳米研发；d和生产将在保山，新竹，并计划在P1至P4的四个超大型晶圆厂，面积超过90公顷。
基于TSMC目前的研发；d进度2nm，供应链预计TSMC将于2023年下半年进入高风险试产，2024年正式量产。
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